Cadence公司最新推出的Encounter Digital ImplementaTIon System采用领先的多CPU基础架构与高级存储器结构，实现了端到端并行处理流程，实现了极高的从RTL-to-GDSII的可调整性，在RSH、sun grid和LSF平台上的性能可提高10到15倍。该系统还带来了一个新的超高效的核存储架构，使单CPU性能/容量>40%，可提供单CPU操作的更高性能、更高容量的设计收敛，使IC设计的周转时间大大缩短。使用Encounter数字实现系统，设计师能够从它统一和自动化的实现环境中，在高性能、高容量的设计收敛，低功耗、混合信号与先进节点设计，以及signoff分析等各方面获得的可预测性、可生产性、可调整性，以及灵活性。

      除了改进的性能和容量，Encounter数字实现系统还提供了硅虚拟原型、硅片面积估算及RTL和物理综合的新技术，实现了对设计流程早期可预测性及性能优化方面的改进。Encounter数字实现系统可提供多种IC实现方案，让设计师在时序收敛、布局面积和功耗之间做权衡。另外，它还引入了多项新的、改进的实现与设计收敛技术，包括硅片面积探索与自动化布局综合、端到端mulTI-mode mulTI-corner优化、variaTIon-tolerant和低功耗时钟树及时钟网综合、高容量布局和优化、32nm布线和基于制造考量的优化、signoff-driven的实现以及flip chip设计等特性，以及实现由简至难、层级式的设计的Active-logic降低技术(ART)。

      Encounter数字实现系统的先进节点技术，包括光刻、CMP、统计漏电功率、热学和具有统计学考量的最佳化，使其成为对45nm和32nm设计的有效的解决方案，这些设计通常具有先进的设计规范，如1亿或更多的实例、1千个以上的宏、运算速度超1G赫兹、超低功耗预算，以及大量混合信号内容等。在45nm和32nm工艺条件下，线路受外界或相邻线路的影响不容忽视。动态检验可以同时利用工厂的规则和用模型进行分析，让厂商在芯片送到代工厂投片之前，就对设计进行分析和检验，保证代工厂制造出的芯片与设计指标相一致。先进的Through-silicon via(TSV)设计可以将两个裸片直接堆叠起来，裸片直接用通孔连接，省去封装的成本。

      Encounter数字实现系统为芯片设计师提供了全局调试与诊断功能。全局时序调试功能包括失败路径/约束检查与优化、详尽的路径分析、采用物理视窗进行交叉探测。全局时钟调试功能包括实例与路径搜寻、物理交叉探测、在原理图视窗进行追踪、视觉检查/调试时钟规格、展开/收起时钟树。全局功率调试可通过层次化、域、实例和时钟，诊断功耗和最大功耗网，提供假设分析与选项。

      在低功耗设计上，Encounter数字实现系统支持层级式CPF流程、增强的动态功率优化、电源开关优化、MSV(Multi Supply Voltage)原型和早期电地网格分析。现在的SoC都是数字加模拟的综合设计，Encounter数字实现系统在模拟信号设计方面，提供了增强的Virtuoso-Encounter互操作性、统一的约束管理器、MS布局规划流程、衬底噪音分析。

      在签收分析方面，Encounter数字实现系统提供了极大的TAT/容量，具有全局时序、功率与时钟调试功能，可对变异、SOI、热能进行分析。Encounter为用户提供了统一签收平台，并集成了全新Encounter Power System、Encounter Timing System和Encounter Lib. Char。